XMC1100 AA-Step Reference Manual

825 Pages·2014·5.87 MB·English

by  Infineon Technologies

XMC1100 AA-Step
Microcontroller Series
for Industrial Applications
XMC1000 Family

ARM® Cortex™-M0
32-bit processor core
Reference Manual
V1.1 2014-04
Microcontrollers
Edition 2014-04
Published by
Infineon Technologies AG
81726 Munich, Germany
© 2014 Infineon Technologies AG
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32-bit processor core
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Page Subjects
Page1-2 Introduction chapter
• PG-VQFN-24 and PG-VQFN-40 package info is added
• Temperature Sensor is added
Page2-37 CPU chapter
• Wakeup by WFE section is improved
SCU chapter
Page12-10, • Description on the usage of bit VDESR.VDDPPW is added
Page12-20, • Description on DCO calibration is updated
Page12-34, • ANAOFFSET register is added to support DCO calibration based
on temperature
Page12-40, • Register IDCHIP is updated to include the 2 VQFN packages
Page12-5, • TSE interrupts are included in Service Request Table, registers
Page12-43, SRRAW, SRMSK,SRCLR and SRSET.
Page12-45,
Page12-47,
Page12-50
USIC chapter
Page14-1, • Abbreviations table is added
Page14-77, • Description updated regarding condition when in SSC slave mode
and SCLKCFG=01 to be set to 1, bit DX1CR.DPOL needs to be set
to 1
Page14-143, • Description on SCLKCFG setting is removed from IIS master mode
operation description.
Page14-163, • CCFG register reset value is corrected
Page14-196 • Coding for WLENx bit field in RBUF01SR consider dual and quad
SSC modes.
VADC chapter
Page15-8, • Conversion timing is updated
Page15-21, • SHS0_SHSCFG reset value is updated
Page15-31 • GLOBRCR reset value is updated
TSE chapter
Page16-1 • Description on TSE user routines and library code is updated
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Ports chapter
Page18-1, • VQFN 40 and VQFN 24 pin package package info is added
Page18-41, • Pad type for Port 0 as STD_INOUT is updated
Page18-41 • Exposed die pad information is added
Boot and Startup, BSL and User Routines chapters
Page19-10, • The Data in Flash used by SSW, User SW and User Routines is
Page20-14 updated
Debug chapter
Page21-18 • The ROM table section is revised
Trademarks
C166™, TriCore™ and DAVE™ are trademarks of Infineon Technologies AG.
ARM®, ARM Powered® and AMBA® are registered trademarks of ARM, Limited.
Cortex™, CoreSight™, ETM™, Embedded Trace Macrocell™ and Embedded Trace
Buffer™ are trademarks of ARM, Limited.
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Reference Manual 1-2 V1.1, 2014-04
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Table of Contents
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1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.2 Core Processing Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.2.1 Central Processing Unit (CPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.2.2 Programmable Multiple Priority Interrupt System (NVIC) . . . . . . . . . . 1-4
1.3 System Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.3.1 Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.3.2 Watchdog Timer (WDT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.3.3 Real Timer Clock (RTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.3.4 System Control unit (SCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.3.5 Pseudo Random Bit Generator (PRNG) . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.4 Peripherals Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.5 Debug Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6
2 Central Processing Unit (CPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.2 Programmers Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.2.1 Processor Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.2.2 Stacks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.2.3 Core Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5
2.2.4 Exceptions and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
2.2.5 Data Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
2.2.6 The Cortex Microcontroller Software Interface Standard . . . . . . . . . . 2-15
2.2.7 CMSIS Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
2.3 Memory Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
2.3.1 Memory Regions, Types and Attributes . . . . . . . . . . . . . . . . . . . . . . . 2-19
2.3.2 Memory System Ordering of Memory Accesses . . . . . . . . . . . . . . . . 2-19
2.3.3 Behavior of Memory Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20
2.3.4 Software Ordering of Memory Accesses . . . . . . . . . . . . . . . . . . . . . . 2-21
2.3.5 Memory Endianness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
2.3.5.1 Little-endian format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
2.4 Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-23
2.4.1 Intrinsic Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-25
2.5 Exception Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
2.5.1 Exception States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
2.5.2 Exception Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-27
2.5.3 Exception Handlers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-28
2.5.4 Vector Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-28
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Table of Contents
2.5.4.1 Vector Table Remap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-29
2.5.5 Exception Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-30
2.5.6 Exception Entry and Return . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-31
2.5.6.1 Exception entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
2.5.6.2 Exception return . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
2.6 Fault Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-35
2.6.1 Lockup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-35
2.7 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-36
2.7.1 Entering Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-36
2.7.2 Wakeup from Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-37
2.7.3 Power Management Programming Hints . . . . . . . . . . . . . . . . . . . . . . 2-37
2.8 Private Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.8.1 About the Private Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.8.2 System control block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.8.2.1 System control block usage hints and tips . . . . . . . . . . . . . . . . . . . 2-38
2.8.3 System timer, SysTick . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.8.3.1 SysTick usage hints and tips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-39
2.9 PPB Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-40
2.9.1 SCS Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-41
2.9.2 SysTick Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-52
3 Bus System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
3.1 Bus Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
4 Service Request Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.2 Service Request Distribution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
5 Interrupt Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1 Nested Vectored Interrupt Controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1.2 Interrupt Node Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1.3 Interrupt Signal Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
5.1.4 NVIC design hints and tips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.1.5 Accessing CPU Registers using CMSIS . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.1.6 Interrupt Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.1.7 Interrupt Response Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.2 General Module Interrupt Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.3 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.3.1 NVIC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.4 Interrupt Request Source Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13
6 Event Request Unit (ERU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
Reference Manual L-2 V1.1, 2014-04
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Table of Contents
6.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.3 Event Request Select Unit (ERS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2
6.4 Event Trigger Logic (ETLx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
6.5 Cross Connect Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.6 Output Gating Unit (OGUy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.7 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8
6.8 Initialization and System Dependencies . . . . . . . . . . . . . . . . . . . . . . . . . 6-9
6.9 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10
6.9.1 ERU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-11
6.10 Interconnects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16
6.10.1 ERU0 Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-17
7 Memory Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.2 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.3 Memory Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7.3.1 Flash Memory Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7.3.2 SRAM Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7.3.3 ROM Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7.4 Memory Protection Strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7.4.1 Intellectual Property (IP) Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9
7.4.1.1 Blocking of Unauthorized External Access . . . . . . . . . . . . . . . . . . . 7-9
7.4.2 Memory Access Protection during Run-time . . . . . . . . . . . . . . . . . . . . 7-9
7.4.2.1 Bit Protection Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9
7.4.2.2 Peripheral Privilege Access Control . . . . . . . . . . . . . . . . . . . . . . . 7-11
8 Flash Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.1 Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.1.1 Logical and Physical States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.1.2 Data Portions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.1.3 Address Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.1.4 Module Specific Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.2 Module Components . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.2.1 Memory Cell Array . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.2.1.1 Page . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4
8.2.1.2 Sector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4
8.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-5
8.3.1 SFR Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-5
8.3.2 Memory Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-5
8.3.3 Memory Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-5
8.3.4 Memory Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-6
8.3.5 Verify . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-6
Reference Manual L-3 V1.1, 2014-04
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Table of Contents
8.3.6 Erase-Protection and Write-Protection . . . . . . . . . . . . . . . . . . . . . . . . 8-7
8.4 Redundancy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7
8.5 Power Saving Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7
8.5.1 Idle Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7
8.5.2 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8
8.6 Properties and Implementation of Error Correcting Code (ECC) . . . . . . . 8-8
8.7 NVM SFRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.7.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10
8.8 Example Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17
8.8.1 Writing to Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17
8.8.1.1 Writing a Single Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17
8.8.1.2 Writing Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17
8.8.2 Erasing Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-18
8.8.2.1 Erasing a Single Page . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-18
8.8.2.2 Erasing Pages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-18
8.8.3 Verifying Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-18
8.8.3.1 Verifying a Single Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-19
8.8.3.2 Verifying Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-19
8.8.4 Writing to an Already Written Block . . . . . . . . . . . . . . . . . . . . . . . . . . 8-19
8.8.5 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-21
8.8.6 Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-22
9 Peripheral Access Unit (PAU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.2 Peripheral Privilege Access Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.3 Peripheral Availability and Memory Size . . . . . . . . . . . . . . . . . . . . . . . . . 9-2
9.4 PAU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
9.4.1 Peripheral Privilege Access Registers (PRIVDISn) . . . . . . . . . . . . . . . 9-4
9.4.2 Peripheral Availability Registers (AVAILn) . . . . . . . . . . . . . . . . . . . . . . 9-6
9.4.3 Memory Size Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9
10 Window Watchdog Timer (WDT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
10.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
10.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
10.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2
10.2 Time-Out Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
10.3 Pre-warning Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
10.4 Bad Service Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
10.5 Service Request Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.6 Debug Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.7 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.8 Initialization and Control Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.8.1 Initialization & Start of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.8.2 Software Stop & Resume Operation . . . . . . . . . . . . . . . . . . . . . . . . . 10-7
Reference Manual L-4 V1.1, 2014-04
Subject to Agreement on the Use of Product Information
XMC1100 AA-Step
XMC1000 Family
Table of Contents
10.8.3 Enter Sleep/Deep-Sleep & Resume Operation . . . . . . . . . . . . . . . . . 10-7
10.8.4 Pre-warning Alarm Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8
10.9 WDT Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9
10.9.1 Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9
10.10 Interconnects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-16
11 Real Time Clock (RTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.2 RTC Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2
11.3 Register Access Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3
11.4 Service Request Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.4.1 Periodic Service Request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.4.2 Timer Alarm Service Request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.5 Debug Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.6 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.7 Initialization and Control Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.7.1 Initialization & Start of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.7.2 Configure and Enable Periodic Event . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.7.3 Configure and Enable Timer Event . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.8 RTC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.8.1 Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7
11.9 Interconnects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-18
12 System Control Unit (SCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1
12.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1
12.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1
12.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2
12.2 Miscellaneous Control Functions (GCU) . . . . . . . . . . . . . . . . . . . . . . . . 12-4
12.2.1 Service Requests Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4
12.2.1.1 Service Request Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4
12.2.2 SRAM Memory Content Protection . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5
12.2.3 Summary of ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6
12.3 Power Management (PCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12.3.1 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12.3.2 System States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12.3.3 Embedded Voltage Regulator (EVR) . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.3.4 Power-on Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.3.5 Power Validation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.3.6 Supply Voltage Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.3.7 V Response During Load Change . . . . . . . . . . . . . . . . . . . . . . . 12-11
DDC
12.3.8 Flash Power Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12
12.4 Reset Control (RCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13
Reference Manual L-5 V1.1, 2014-04
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