sistema informático basado en hardware embebido para la depuración de funciones electrónicas

272 Pages·2017·13.35 MB·Spanish

SISTEMA INFORMÁTICO BASADO EN HARDWARE EMBEBIDO PARA LA
DEPURACIÓN DE FUNCIONES ELECTRÓNICAS VÍA WEB

ALEXANDER VERA TASAMÁ

Tesis de grado presentada como
Requisito parcial para optar al título de
Doctor en Ingeniería
Énfasis en Ingeniería Electrónica

Director
ÁLVARO BERNAL NOREÑA, Ph.D

UNIVERSIDAD DEL VALLE
FACULTAD DE INGENIERÍA
PROGRAMA DE DOCTORADO EN INGENIERÍA
ESCUELA DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA
GRUPO DE ARQUITECTURAS DIGITALES Y MICROELECTRÓNICA
SANTIAGO DE CALI
2015
A Dios, Fuerza vital en cuerpo y espíritu
A mi hija, María Alejandra, luz y aliento de mi vida
A mi esposa, Noemy, el amor de mi vida y mi sustento
A mi madre, Yolanda†, mi ángel guardián y ejemplo de vida
A mi padre, Jorge, amigo y patrocinador de mis sueños
A mis hermanos, siempre consejeros y cómplices
CONTENIDO
1. INTRODUCCIÓN ....................................................................................................................... 18
1.1 Contexto de la Tesis ......................................................................................................... 18
1.2 Contribución de la Investigación ...................................................................................... 20
1.3 Estructura del Libro .......................................................................................................... 22
2. PLATAFORMAS DE EXPERIMENTACIÓN REMOTA EN AMBIENTES EDUCATIVOS DE
INGENIERÍA ELECTRÓNICA .................................................................................................. 24
2.1 Antecedentes Principales en Ingeniería Electrónica ......................................................... 25
2.2 Integración de las TIC en la Enseñanza ............................................................................ 34
2.3 Servicios Web 2.0 ............................................................................................................ 36
2.3.1 Servicios Web 2.0 en Educación .............................................................................. 37
2.4 Sistema Informático Propuesto ......................................................................................... 40
2.4.1 Definición ................................................................................................................. 40
2.4.2 Arquitectura del Sistema Informático Propuesto ...................................................... 40
3. DESARROLLO DE LA COMPONENTE SOFTWARE DEL SISTEMA INFORMÁTICO ...... 42
3.1 Gestores de Contenido...................................................................................................... 42
3.2 Gestores de Aprendizaje ................................................................................................... 43
3.3 Requisitos del Sistema...................................................................................................... 44
3.3.1 Descripción general .................................................................................................. 45
3.3.2 Funciones de la Aplicación ....................................................................................... 45
3.3.3 Características de los usuarios .................................................................................. 47
3.3.4 Restricciones Generales ............................................................................................ 47
3.3.5 Herramientas para el desarrollo de aplicaciones cliente/servidor.............................. 47
3.4 Diseño de la Aplicación Web para Experimentación Remota .......................................... 52
3.4.1 Modelo Propuesto..................................................................................................... 52
3.4.2 Gestión de Usuarios .................................................................................................. 52
3.4.3 Gestión de Citas ....................................................................................................... 55
3.4.4 Gestión de Contenidos .............................................................................................. 56
3.4.5 Integración Web 2.0 ................................................................................................. 56
3.4.6 Integración CMS – LMS .......................................................................................... 59
3.4.7 Protocolo de comunicación Hardware ...................................................................... 62
3.4.8 Herramientas de control, configuración y visualización ........................................... 70
4. DESARROLLO DE LA COMPONENTE HARDWARE DEL SISTEMA INFORMÁTICO .... 89
3
4.1 Aproximación Tecnológica .............................................................................................. 89
4.1.1 FPGA ....................................................................................................................... 90
4.1.2 Microcontrolador ...................................................................................................... 98
4.1.3 Sistemas Embebidos ............................................................................................... 100
4.1.4 CPLD (Complex Programmable Logic Device) ..................................................... 103
4.1.5 Diseño de PCB (Printed Circuit Board) ................................................................. 103
4.2 Plataforma Hardware para Interacción Remota ............................................................. 114
4.2.1 Modelo General del Sistema ................................................................................... 114
4.2.2 Diagrama Esquemático Propuesto .......................................................................... 117
4.2.3 Diseño del PCB ...................................................................................................... 132
4.3 Alternativa de Acceso Multiusuario ............................................................................... 138
4.3.1 Reconfiguración parcial de FPGA .......................................................................... 138
4.3.2 Replanteamiento de tareas en el planificador.......................................................... 143
4.3.3 Propuesta esquemática ............................................................................................ 144
5. DISEÑO DEL ANALIZADOR LÓGICO INTEGRADO .......................................................... 145
5.1 Generalidades de los Analizadores Lógicos ................................................................... 145
5.1.1 Tipos de disparo ..................................................................................................... 146
5.1.2 Adquisición ............................................................................................................ 146
5.1.3 Antecedentes principales en sistemas embebidos ................................................... 147
5.2 Subsistema de Configuración del Analizador Lógico ..................................................... 151
5.2.1 Comunicación asíncrona......................................................................................... 153
5.2.2 Configuración basada en comandos ....................................................................... 154
5.2.3 Máquina de estados para el subsistema de control .................................................. 156
5.2.4 Banco de registros de configuración ....................................................................... 157
5.2.5 Generador de estímulos y memoria de muestreo .................................................... 158
5.3 Subsistema de Direccionamiento a Memoria de Muestreo ............................................. 159
5.3.1 Decodificación de direcciones y organización de datos .......................................... 162
5.4 Subsistema de Disparo ................................................................................................... 164
5.5 Subsistema de Muestreo de Datos .................................................................................. 166
5.6 Subsistema de Control Principal ..................................................................................... 169
5.7 Subsistema de Sincronización de Señales de Control ..................................................... 171
5.8 Interconexión de los Subsistemas del Analizador Lógico............................................... 172
6. RESULTADOS.......................................................................................................................... 177
4
6.1 Resultados de Implementación de la Aplicación Web .................................................... 177
6.1.1 Resultados del Diseño del Sitio Web ...................................................................... 177
6.1.2 Resultados de Funcionalidad de la Aplicación ....................................................... 194
6.2 Resultados del Desarrollo de la Placa de Experimentación ............................................ 197
6.2.1 Placa de prueba para fuentes de alimentación......................................................... 197
6.2.2 Placas de prueba para validar las funciones del planificador .................................. 200
6.2.3 Tarjeta Prototipo con FPGA y Microcontrolador ................................................... 205
6.2.4 Tarjeta Prototipo con CPLD y SRAM .................................................................... 206
6.2.5 Evolución de los prototipos implementados ........................................................... 212
6.3 Resultados y Discusión de Implementación del Analizador Lógico ............................... 215
6.3.1 Síntesis de los módulos .......................................................................................... 215
6.3.2 Test de comportamiento de los módulos ................................................................. 226
6.3.3 Test funcional de los módulos ................................................................................ 237
7. CONCLUSIONES Y TRABAJOS DERIVADOS ..................................................................... 249
7.1 Desarrollo de la Componente Software .......................................................................... 249
7.2 Desarrollo de la Componente Hardware ......................................................................... 250
7.3 Analizador Lógico para Depuración Remota.................................................................. 251
7.4 Conclusiones Generales y Trabajos Derivados ............................................................... 251
8. REFERENCIAS ......................................................................................................................... 255
ANEXO A Soporte de Facebook para Aplicaciones .................................................................. 263
ANEXO B Configuración del Complemento Joomdle desde Joomla ........................................ 264
ANEXO C Configuración del Complemento Joomdle desde Moodle ........................................ 265
ANEXO D Integración LMS – CMS. Errores de Visualización ................................................. 266
ANEXO E Diagramas de Clases ................................................................................................ 267
ANEXO F Diseño de Encuesta Online de Usabilidad ................................................................ 270

5
LISTA DE FIGURAS

Figura 1.1 Integración de componentes software ............................................................................. 22
Figura 2.1 Principales características de las plataformas virtuales [25] ............................................ 25
Figura 2.2 Elementos que una plataforma virtual debe considerar [25]............................................ 25
Figura 2.3Diagrama general del proyecto planteado en [28] ............................................................ 27
Figura 2.4 Diagrama general de bloques e interfaces de la placa didáctica propuesta en [29] .......... 27
Figura 2.5 Arquitectura para el laboratorio de acceso remoto dado en [31] ..................................... 28
Figura 2.6 Arquitectura de WebLab-DEUSTO [36]......................................................................... 29
Figura 2.7 Arquitectura del sistema laboratorio de PLC basado en Web [38] .................................. 30
Figura 2.8 Arquitectura General RMCLab [39] .............................................................................. 30
Figura 2.9 Arquitectura hardware para cada una de las 64 tarjetas en RMCLab [39] ...................... 31
Figura 2.10 Arquitectura propuesta para aplicaciones de Laboratorio Remoto basado en REDLART
[47] .................................................................................................................................................. 33
Figura 2.11 Arquitectura detallada de plataforma REDLART [47] .................................................. 33
Figura 2.12 Justificación de las TICs en la educación ...................................................................... 35
Figura 2.13 ExperTICia en las nuevas tecnologías........................................................................... 36
Figura 2.14 Ideas de la Web 2.0 y sus principales servicios ............................................................. 38
Figura 2.15 Arquitectura del sistema informático de acceso remoto ................................................ 41
Figura 3.1 Elementos básicos de un gestor de contenido [77] .......................................................... 42
Figura 3.2 Principales características de la Web 2.0 [82] ................................................................. 44
Figura 3.3 Ejecución de un Applet Java [85] ................................................................................... 48
Figura 3.4 Estadística de los servidores Web más usados en el mundo hasta Abril de 2014 [86] .... 51
Figura 3.5 Diagrama de flujo principal de la aplicación software del Laboratorio Remoto.............. 54
Figura 3.6 Gestión de usuarios desde Joomla ................................................................................... 55
Figura 3.7 Adicionar usuarios y asignación de permisos.................................................................. 55
Figura 3.8 Diagrama de Flujo del Gestor de Citas ........................................................................... 57
Figura 3.9 Gestor de contenidos de Joomla ...................................................................................... 58
Figura 3.10 Creación de una Aplicación en Facebook ..................................................................... 59
Figura 3.11 Funciones de Facebook implementadas en la aplicación ............................................. 59
Figura 3.12 Bases de datos requeridas para la Instalación de los gestores........................................ 60
Figura 3.13 Configuración de Moodle para la Integración con el CMS ........................................... 61
Figura 3.14 Configuración de Joomla para la Integración con el LMS ............................................ 61
Figura 3.15 Sincronización de Usuarios de ambas Plataformas ....................................................... 62
Figura 3.16 Lenguajes que soportan la biblioteca para Comunicación USB .................................... 63
Figura 3.17 Diagrama de flujo para la identificación de un dispositivo USB ................................... 66
Figura 3.18 Parámetros vendorID y productID del dispositivo USB................................................ 67
Figura 3.19 Diagrama de flujo de los pasos que se realizan con la biblioteca .................................. 67
Figura 3.20 Descripción detallada de cada paso a ejecutar ............................................................... 68
Figura 3.21 Diagrama de clases del protocolo USB creado con la librería Libusb ........................... 69
Figura 3.22 Mensajes de control establecidos en el estándar USB ................................................... 70
Figura 3.23 Diagrama de clases de la herramienta que permite cargar el archivo de configuración . 71
Figura 3.24 Diagrama de clases de la herramienta que permite cargar el archivo de asignación de
pines ................................................................................................................................................. 72
6
Figura 3.25 Formato de las líneas que el usuario debe ingresar en el testbench ............................... 73
Figura 3.26 Diagrama de flujo del proceso de cargar el archivo para generación de estímulos ........ 75
Figura 3.27 Parámetros de configuración del analizador lógico ....................................................... 76
Figura 3.28 Diagrama de clases de la herramienta que permite modificar el archivo subido por el
usuario o procesar directamente el archivo de extensión tit. ............................................................ 77
Figura 3.29 Formato del archivo creado a partir de los parámetros de configuración de usuario ..... 77
Figura 3.30 Diagrama de flujo para el ingreso de características desde la plataforma Web ............. 79
Figura 3.31 Proceso del aplicativo en java para el envío de la configuración .................................. 80
Figura 3.32 Diagrama de clases de la herramienta que permite enviar archivos vía FTP hacia el
servidor de hardware. ....................................................................................................................... 81
Figura 3.33 Diagrama de clases de la herramienta que permite establecer comunicación con el
hardware. ......................................................................................................................................... 81
Figura 3.34 Archivo que lleva el registro de las acciones realizadas en el laboratorio ..................... 82
Figura 3.35 Diagrama de flujo del proceso de envío y recepción de datos con el hardware ............. 83
Figura 3.36 Comandos implementados para reconocer cada proceso a ejecutar .............................. 83
Figura 3.37 Tramas enviadas del archivo de configuración de la FPGA hacia el hardware ............. 84
Figura 3.38 Tramas enviadas del archivo de configuración del analizador lógico hacia el hardware
......................................................................................................................................................... 85
Figura 3.39 Interpretación del archivo testbench para la generación de estímulos ........................... 85
Figura 3.40 Tramas enviadas para el envío de estímulos hacia el hardware ..................................... 85
Figura 3.41 Tramas enviadas desde el uC hacia la aplicación .......................................................... 86
Figura 3.42 Construcción del archivo de resultados ......................................................................... 86
Figura 3.43 Diagrama de clases de la herramienta que permite editar la plantilla para construir el
applet ............................................................................................................................................... 88
Figura 4.1 Componentes de la Estructura Interna en un FPGA de Xilinx ........................................ 91
Figura 4.2 Concepto de Fila y Columna - Relación entre CLB y Slices [95] ................................... 92
Figura 4.3 Diagrama temporal de configuración Slave-serial [96] ................................................... 95
Figura 4.4 Diagrama temporal para configuración Select-MAP [96] ............................................... 96
Figura 4.5 Diagrama de Bloques del Módulo USB-OTG [97] ....................................................... 100
Figura 4.6 Recomendación para espacio entre conductores ........................................................... 108
Figura 4.7 Pads de paquetes QFP [99] ........................................................................................... 110
Figura 4.8 Pads de paquetes CSP o BGA ....................................................................................... 111
Figura 4.9 La sustracción de corriente cuando el interruptor está encendido (a) cuando el interruptor
está apagado (b) muestra el camino de la corriente de conmutación de alta frecuencia (c). mantiene el
bucle............................................................................................................................................... 112
Figura 4.10 Esquema PCB de la placa de demostración DC964A (Vista en Altium Designer 10)
....................................................................................................................................................... 113
Figura 4.11 Esquema típico para Regulador 2A/2A [101] ............................................................. 113
Figura 4.12 Diseño PCB de la placa de demostración DC1086A (Vista en Altium Designer 10) .. 114
Figura 4.13 Bloques funcionales de la plataforma hardware .......................................................... 115
Figura 4.14 Diagrama de Tareas dentro del Sistema Embebido ..................................................... 117
Figura 4.15 Fuente de Alimentación de 3.3V con el dispositivo TL3501 ...................................... 119
Figura 4.16 Fuente de Alimentación de 1.2V y 2.5Vcon el dispositivo TL3546 ............................ 120
Figura 4.17 Fuente de Alimentación de 1.8V y 3.3Vcon el dispositivo TL3501 ............................ 120
Figura 4.18 Simulación de circuitos de la Fuente en LTspice IV ................................................... 121
7
Figura 4.19 Periféricos de la FPGA ............................................................................................... 122
Figura 4.20 Diagrama de conexiones para uC ................................................................................ 123
Figura 4.21 Diagrama esquemática para uC ................................................................................... 124
Figura 4.22 Módulos del diseño general ........................................................................................ 124
Figura 4.23 Comandos de identificación de proceso ...................................................................... 125
Figura 4.24 Secuencia de ejecución de las tareas ........................................................................... 125
Figura 4.25 Diagrama de proceso para la configuración de FPGA................................................. 128
Figura 4.26 Trama de comunicación , (a) Trigger Continuo (b) Disparo por flanco (Pos/Neg) (c)
Disparo por Nivel, 8 bits (d) Disparo por Nivel, 16 bits (e) Disparo por Nivel, 32 bits (ver sección
3.4.8.2.1) ........................................................................................................................................ 129
Figura 4.27 Diagrama de flujo para el envío de parámetros de configuración al analizador lógico 130
Figura 4.28 Trama de estímulos ..................................................................................................... 131
Figura 4.29 Diagrama de flujo para el envío de estímulos al analizador lógico ............................. 131
Figura 4.30 Trama USB para enviar los estímulos hacia el servidor .............................................. 131
Figura 4.31 Diagrama de bloques de la tarjeta de desarrollo [106] ................................................ 132
Figura 4.32 Vista de (a) Layout y (b) Modelo 3D de la tarjeta con FPGA y uC desarrollada con Altium
Designer ......................................................................................................................................... 133
Figura 4.33 Vista de (a) Layout y (b) Modelo 3D de la tarjeta con CPLD y SRAM desarrollada con
Altium Designer ............................................................................................................................. 133
Figura 4.34 Vista del (a) Modelo 3D, (b) Layaout y (c) Organización de Capas ........................... 134
Figura 4.35 Layout del PCB y (b) Modelo 3D del prototipo para microcontrolador (visto con Altium
Designer)........................................................................................................................................ 135
Figura 4.36 Layout del PCB y (b) Modelo 3D del prototipo para FPGA (visto con Altium Designer)
....................................................................................................................................................... 136
Figura 4.37 Análisis de integridad de señal para reloj de usuario................................................... 136
Figura 4.38 Análisis de integridad de señal para datos y direcciones de SRAM ............................ 138
Figura 4.39 Esquema básico de la reconfiguración parcial ............................................................ 139
Figura 4.40 Esquema de distribución de bloques de reloj en FPGA Spartan-6 .............................. 141
Figura 4.41 Configuración con un bitstream completo .................................................................. 142
Figura 4.42 Configuración con un bitstream parcial ...................................................................... 143
Figura 4.43 Estructura del sistema embebido en la tarjeta de entrenamiento ................................. 144
Figura 5.1 Arquitectura de analizador lógico propuesto en [111]................................................... 148
Figura 5.2 Arquitectura de analizador lógico propuesto en [112]................................................... 150
Figura 5.3 Arquitectura de analizador lógico propuesto en [114]................................................... 151
Figura 5.4 Diagrama de bloques del subsistema de configuración del analizador lógico ............... 153
Figura 5.5 Diagrama de estado para la máquina secuencial del bloque de comunicación asíncrona
....................................................................................................................................................... 154
Figura 5.6 Diagrama de estado para el subsistema de control ........................................................ 156
Figura 5.7 Detalles de los registros CONF_TRIG, AQ_FORMAT y STATUS ............................. 158
Figura 5.8 Diagrama en bloques lógicos del subsistema de direccionamiento ............................... 160
Figura 5.9 Bloque de decodificación de direcciones a memoria de muestreo y organización de datos
....................................................................................................................................................... 163
Figura 5.10 Bloque de detección de disparo por transición ............................................................ 165
Figura 5.11 Bloque de detección de disparo por nivel.................................................................... 165
Figura 5.12 Bloque de muestreo de datos....................................................................................... 167
8
Figura 5.13 Diagrama de estado de FSM para control de muestro ................................................. 168
Figura 5.14 Diagrama de estado de la FSM de control principal del analizado lógico ................... 170
Figura 5.15 Bloque de sincronización de señales de control rápidas .............................................. 172
Figura 5.16 Bloque de sincronización de señales de control rápidas .............................................. 173
Figura 5.17 Diagrama en bloques del analizador lógico – Interconexión de subsistemas de
comunicación, generación de direcciones, circuito de reloj, detección de disparo y control principal
....................................................................................................................................................... 175
Figura 5.18 Diagrama en bloques del analizador lógico – Interconexión de subsistemas de muestreo,
administración de bus de datos y sincronización ............................................................................ 176
Figura 6.1 Diagrama de clases del applet construido para visualización de resultados .................. 178
Figura 6.2 Registro de usuarios por parte de un docente ................................................................ 179
Figura 6.3 Campos para que docentes y estudiante editen sus perfiles de usuario ......................... 179
Figura 6.4 Usuario que no aparece en la base de datos .................................................................. 180
Figura 6.5 Usuario con citas ya cumplidas, pero sin cita futura ..................................................... 180
Figura 6.6 Usuario que ingresa horas previas a la de la cita solicitada ........................................... 181
Figura 6.7 Calendario para solicitud de citas por parte de los usuarios .......................................... 182
Figura 6.8 Disponibilidad de horarios en el laboratorio ................................................................. 182
Figura 6.9 Información personal sobre la cita solicitada ................................................................ 183
Figura 6.10 Aplicación de login con Facebook .............................................................................. 184
Figura 6.11 Función de subscribirse de facebook........................................................................... 184
Figura 6.12 Función “Me gusta” para valorar contenido de Facebook ........................................... 185
Figura 6.13 Funciones disponibles gracias a la integración con el LMS. ....................................... 185
Figura 6.14 Herramientas vinculadas a la aplicación desde el gestor de aprendizaje ..................... 186
Figura 6.15 Diagrama de flujo del funcionamiento del laboratorio ................................................ 187
Figura 6.16 Pagina para cargar archivo de configuración de la FPGA ........................................... 188
Figura 6.17 Mensaje de alerta, si se carga un archivo de extensión diferente de .bit ..................... 188
Figura 6.18 Página para cargar el archivo de asignación de pines .ucf ........................................... 189
Figura 6.19 Página para realizar la configuración del sistema........................................................ 189
Figura 6.20 Aplicación para descargar archivo TestBench modificado por el sistema ................... 190
Figura 6.21 Formato del archivo que entrega el ISE Design para la generación de estímulos ........ 190
Figura 6.22 Opciones de configuración de la FPGA ..................................................................... 190
Figura 6.23Mensajes de alerta proporcionado por la página de configuración del sistema para evitar
errores ............................................................................................................................................ 191
Figura 6.24 Formato del archivo procesado por el sistema para la generación de estímulos a partir del
archivo de extensión .tit ................................................................................................................. 191
Figura 6.25 Página presentada al usuario con la que se procede en la ejecución del proceso de pruebas
....................................................................................................................................................... 192
Figura 6.26 Página que se presenta si ocurre un error con la transferencia vía FTP ....................... 192
Figura 6.27 Página que se presenta si el hardware no se encuentra disponible .............................. 193
Figura 6.28 Página de finalización exitosa del proceso .................................................................. 194
Figura 6.29 Página que carga el applet para la visualización de los resultados obtenidos .............. 194
Figura 6.30 Resultado de prueba de usabilidad .............................................................................. 196
Figura 6.31 Placa de prueba de fuente de alimentación 3.3V/1.8V defectuosa .............................. 197
Figura 6.32 Diagrama esquemático modificado para fuente de 3.3V ............................................. 198
Figura 6.33 Pruebas locales y placa de prueba corregida ............................................................... 198
9
Figura 6.34 Máximo rizado de la señal de voltaje de 3.3 V a una corriente superior a 400mA ...... 199
Figura 6.35 Tarjeta de operación general de microcontrolador con defectos de fabricación .......... 201
Figura 6.36 Tarjeta funcional para pruebas con el microcontrolador ............................................. 201
Figura 6.37 Conexión de módulos de prueba para validar la configuración del FPGA .................. 202
Figura 6.38 Conexión de la tarjeta con la herramienta MPLAB a través del programador pickit 3 202
Figura 6.39 Análisis de ejecución del planificador con RTOSviewer ............................................ 203
Figura 6.40 Conexión USB entre la tarjeta y el PC ........................................................................ 203
Figura 6.41 Datos de configuración en el puerto SelectMAP y CCLK .......................................... 204
Figura 6.42 Datos de bitstream vistos con binviewer 2.0 ............................................................... 204
Figura 6.43 Prueba de configuración en Tarjeta con microcontrolador y FPGA ............................ 206
Figura 6.44 Tarjeta de CPLD y Memorias SRAM acopladas al FPGA y microcontrolador ........... 207
Figura 6.45 Arquitectura de prueba de banco de memoria SRAM ................................................. 208
Figura 6.46 Comunicación con protocolo 4-phase handshake entre microcontrolador y analizador
lógico ............................................................................................................................................. 209
Figura 6.47 Trama de prueba para configuración de funciones en analizador lógico ..................... 209
Figura 6.48 Captura de Trama de comandos y parámetros enviados por el microcontrolador para la
configuración del analizador lógico con ChipScope de Xilinx ....................................................... 210
Figura 6.49 Trama USB con el comando y los Estímulos, tomado con USBTrace ........................ 210
Figura 6.50 Trama de estímulos capturada con ChipScope de Xilinx ............................................ 211
Figura 6.51 Trama USB del envío de muestras al servidor, capturado con USBTrace ................... 212
Figura 6.52 Interconexión de módulos funcionales de la plataforma hardware .............................. 213
Figura 6.53 Plataforma hardware unificada.................................................................................... 214
Figura 6.54 Plataforma hardware unificada en dos módulos .......................................................... 214
Figura 6.55 Síntesis RTL del bloque de comunicación asíncrona .................................................. 216
Figura 6.56 Síntesis RTL del FSM de control del subsistema de configuración ............................ 217
Figura 6.57 Módulo sintetizado del bloque de decodificación de comandos .................................. 217
Figura 6.58 Síntesis RTL del bloque banco de registros de configuración ..................................... 218
Figura 6.59 Módulo sintetizado del bloque de cola de generación de estímulos ............................ 219
Figura 6.60 Módulo sintetizado del bloque de organización de datos DATA_BUS_MGM ........... 221
Figura 6.61 Módulo sintetizado del bloque de generación de direcciones ADDRESS_GENERATOR
....................................................................................................................................................... 221
Figura 6.62 Módulo sintetizado de un detector de transiciones, para los subsistemas de sincronización
REQ2En_Pulse y TRIGG_EVENT_PULSE .................................................................................. 222
Figura 6.63 Módulo sintetizado del subsistema de detección de disparo por flanco Edge_Trigger_Det
....................................................................................................................................................... 223
Figura 6.64 Módulo sintetizado del subsistema de detección de disparo por nivel Lvl_Trigger_Det
....................................................................................................................................................... 223
Figura 6.65 Módulo sintetizado de la máquina de estados principal del analizador lógico ............ 223
Figura 6.66 Módulo sintetizado del subsistema de sincronización de señales de control
Synchr_CtrlSign ............................................................................................................................. 224
Figura 6.67 Módulo sintetizado del subsistema de muestreo de datos DataSampl ......................... 225
Figura 6.68 Simulación de comportamiento de la FSM de comunicación ...................................... 226
Figura 6.69 Simulación de comportamiento de la FSM del subsistema de control ........................ 226
Figura 6.70 Simulación de comportamiento del banco de registros de configuración .................... 227
Figura 6.71 Simulación de comportamiento del bloque Shell decoder ........................................... 227
10