Hierarchical Optimization of Large-Scale Analog/Mixed-Signal Circuits Based-on Pareto-Optimal ...

160 Pages·2009·2.34 MB·English

TECHNISCHE UNIVERSITÄT MÜNCHEN
Lehrstuhl für Entwurfsautomatisierung
Hierarchical Optimization of Large-Scale Analog/Mixed-
Signal Circuits Based-on Pareto-Optimal Fronts
Jun Zou
Vollständiger Abdruck der von der Fakultät für Elektrotechnik und
Informationstechnik der Technischen Universität München zur Erlangung des
akademischen Grades eines
Doktor-Ingenieurs
genehmigten Dissertation.
Vorsitzender: Univ.-Prof.Dr.-Ing. JörgEberspächer
PrüferderDissertation: 1. Univ.-Prof.Dr.-Ing. UlfSchlichtmann
2. Univ.-Prof.Dr. rer. nat. DorisSchmitt-Landsiedel
Die Dissertation wurde am 06.02.2009 bei der Technischen Universität München eingereicht
und durch die Fakultät für Elektrotechnik und Informationstechnik am 07.06.2009 angenom-
men.

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Acknowledgements
The thesis is the result from my work as a research assistant at the institutefor Electric Design
Automation,TechnischeUniversitätMünchen.
I would like to take this opportunity to express my sincere gratitude to many individuals who
havegivenmealotofsupportsduringmy three-yearPhD study.
Withutmostrespectandgratitude,IwishtothankmyadvisorDr. HelmutGräbforhispatience,
valuable guidance and encouragement throughout the entire research. He never got tired of
discussingmyideas and patientlyproofread mypublications.
I would also like to thank Professor Ulf Schlichtmann for givingme the chance to work at this
institute. Hefosteredacreativeatmosphereand astimulatingworkenvironmentattheinstitute
thatwere essentialforthesuccessfulcompletionofmyresearch work.
A grateful word of thanks also to the committeemember Professor Schmitt-Landsiedel for her
interestin mywork.
I am very grateful to my “analog” partner Daniel Müller. His collaboration and support con-
tributed significantly to the successful completion of my research. And also thanks to Tobias
Massier,who isgenerous withhistimetohelp me.
Thanks to Dr. Michael Pronath, Dr. Volker Glöckel, Dr. Bernd Obermeier and Dr. Frank
Schenkel fortechnical supportingon WiCkeD.
Thanksto Infineon TechnologiesAG and QimondaAGfor theirfinancial support.
Finally, thanks to my parents Qinjuan Cao and Heqing Zou for their love and continuous sup-
port. In deepest appreciation,Idedicatemywork and thisdissertationtomy wifeYingZhang.
Munich,Jan. 2009
JunZou

Contents
1 Introduction 1
1.1 Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.1.1 IndispensableAnalogIntegrated Circuits . . . . . . . . . . . . . . . . 3
1.1.2 Challenges in Design&OptimizationofAnalogCircuits . . . . . . . . 4
1.1.3 Analog Bottleneck . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.2 StateoftheArt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.2.1 Analog/MixedSignal DesignFlow . . . . . . . . . . . . . . . . . . . . 6
1.2.2 Design Process onAnalog Circuits. . . . . . . . . . . . . . . . . . . . 8
1.2.3 AutomaticSizing Methodon AnalogCircuits . . . . . . . . . . . . . . 9
1.2.3.1 Knowledge-BasedSizing Approaches . . . . . . . . . . . . 9
1.2.3.2 Optimization-BasedSizing Approaches . . . . . . . . . . . . 11
1.2.4 OptimizationMethodologyforLarge-Scale Analog Circuits . . . . . . 12
1.2.4.1 Flat OptimizationMethodology . . . . . . . . . . . . . . . . 12
1.2.4.2 Hierarchical OptimizationMethodology . . . . . . . . . . . 13
1.3 ObjectivesoftheWork . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2 AutomaticDesignMethodsonAnalogCircuits 17
2.1 AutomaticCircuit Sizing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.1.1 Circuit Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.1.2 Circuit Performances and Evaluation . . . . . . . . . . . . . . . . . . 18
2.1.3 Circuit Specifications and YieldEstimation . . . . . . . . . . . . . . . 20
2.1.4 AutomaticSizing Process . . . . . . . . . . . . . . . . . . . . . . . . 21
2.1.4.1 Sizing Rules . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.1.4.2 AutomaticSizing Flow . . . . . . . . . . . . . . . . . . . . 24
I
2.2 Performance Space Exploration . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.2.1 FeasibleParameterSpace . . . . . . . . . . . . . . . . . . . . . . . . 25
2.2.2 FeasiblePerformance Space . . . . . . . . . . . . . . . . . . . . . . . 27
2.2.3 Performance SpaceExploration . . . . . . . . . . . . . . . . . . . . . 28
2.2.3.1 Normal-BoundaryIntersection . . . . . . . . . . . . . . . . 28
2.3 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3 ProposedHierarchicalOptimizationMethodology 31
3.1 Hierarchical Top-DownCircuitSizing . . . . . . . . . . . . . . . . . . . . . . 32
3.2 Pareto-OptimalFrontin Hierarchical Optimization . . . . . . . . . . . . . . . 34
3.3 Behavioral Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.3.1 ModelinginHardware DescriptionLanguages . . . . . . . . . . . . . 36
3.3.2 ModelinginSimulink . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.4 Proposed Hierarchical OptimizationFlow . . . . . . . . . . . . . . . . . . . . 38
3.5 Hierarchical Optimizationbased onWorst-Case-Aware Pareto-OptimalFront . 40
4 HierarchicalOptimizationof Charge-PumpPhase-LockedLoops 43
4.1 CPPLL Fundamentals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
4.1.1 PLL Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
4.1.2 CPPLL BuildingBlocks . . . . . . . . . . . . . . . . . . . . . . . . . 44
4.1.2.1 PhaseFrequency Detector(PFD) . . . . . . . . . . . . . . . 44
4.1.2.2 Charge Pumpand LoopFilter(CP & LF) . . . . . . . . . . 46
4.1.2.3 Voltage-ControlledOscillator(VCO) . . . . . . . . . . . . . 46
4.1.2.4 Divider(D) . . . . . . . . . . . . . . . . . . . . . . . . . . 47
4.2 AnalysisMethodson PLL System . . . . . . . . . . . . . . . . . . . . . . . . 48
4.2.1 s-domainAnalysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
4.2.2 ImpulseInvarianceAnalysis . . . . . . . . . . . . . . . . . . . . . . . 49
4.2.3 StateSpace Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
4.3 Performances ofPLLs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
4.3.1 LockingTime . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
4.3.2 PhaseNoise& Jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
4.3.2.1 PhaseNoise . . . . . . . . . . . . . . . . . . . . . . . . . . 53
4.3.2.2 Jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
4.3.2.3 ExtractingJitterfrom PhaseNoise . . . . . . . . . . . . . . 56
4.3.3 StabilityofPLLs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
4.3.4 Design Trade-offs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
4.4 Example: Hierarchical OptimizationofaCPPLL . . . . . . . . . . . . . . . . 62
4.4.1 CPPLL Hierarchical Modeling . . . . . . . . . . . . . . . . . . . . . . 63
4.4.1.1 CPPLL onSystem Level . . . . . . . . . . . . . . . . . . . 64
4.4.1.2 CPPLL onCircuit Level . . . . . . . . . . . . . . . . . . . . 65
4.4.2 ModelingCPPLL inVerilog-A . . . . . . . . . . . . . . . . . . . . . . 66
4.4.3 Pareto-OptimalFronts ofBuildingBlocks . . . . . . . . . . . . . . . . 69
4.4.4 Hierarchical Optimization . . . . . . . . . . . . . . . . . . . . . . . . 69
4.4.4.1 FilesysteminWiCkeD . . . . . . . . . . . . . . . . . . . . 70
4.4.4.2 Hierarchical OptimizationResults . . . . . . . . . . . . . . 72
4.5 Pareto-OptimalFront Computation(POFC) ofawholeCPPLL . . . . . . . . . 73
4.5.1 POFC oftheCP Block . . . . . . . . . . . . . . . . . . . . . . . . . . 73
4.5.2 POFC oftheVCO Block . . . . . . . . . . . . . . . . . . . . . . . . . 73
4.5.3 POFC oftheCPPLL System . . . . . . . . . . . . . . . . . . . . . . . 75
4.6 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
5 HierarchicalOptimizationof Switched-CapacitorSigma-DeltaModulators 81
5.1 SD OversamplingA/D Converters . . . . . . . . . . . . . . . . . . . . . . . . 82
5.2 Second-OrderSwitched-Capacitor Sigma-DeltaModulators . . . . . . . . . . 85
5.2.1 BuildingBlocks ofasecond-orderSC SD Modulator . . . . . . . . . . 86
5.2.1.1 Switched-CapacitorIntegrators . . . . . . . . . . . . . . . . 86
5.2.1.2 Comparator . . . . . . . . . . . . . . . . . . . . . . . . . . 87
5.2.1.3 1-bitD/A Converter . . . . . . . . . . . . . . . . . . . . . . 87
5.3 Analysison SD modulatorin z-domain . . . . . . . . . . . . . . . . . . . . . 88
5.3.1 Effects ofNon-idealities . . . . . . . . . . . . . . . . . . . . . . . . . 90
5.3.1.1 Clock Jitter. . . . . . . . . . . . . . . . . . . . . . . . . . . 91
5.3.1.2 NoiseSources . . . . . . . . . . . . . . . . . . . . . . . . . 91
5.3.1.3 OperationalAmplifierNon-idealities . . . . . . . . . . . . . 94
5.4 Example: Hierarchical Optimizationofa 2nd-order SCSD Modulator . . . . . 96
5.4.1 SCSD ModulatorHierarchical Modeling . . . . . . . . . . . . . . . . 97
5.4.2 PSE on OPAMP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
5.4.3 NominalOptimizationofSC SD Modulator . . . . . . . . . . . . . . . 100
5.4.4 Worst-CaseAnalysisofSC SD Modulator . . . . . . . . . . . . . . . . 103
5.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
6 Conclusion 105
A AnalogSizingRules 109
SD
B Modeling ModulatorNon-Idealitiesin SIMULINK 113
C PhaseNoise& Jitter 117
C.1 Relationshipbetween Phase Noiseand Jitter . . . . . . . . . . . . . . . . . . . 117
C.2 ExtractingJitterfrom PhaseNoiseAnalysisonPFD/CP and VCO Blocks . . . 118
D CPPLL’sVerilog-AModels 121
Bibliography 127
Nomenclature 139
Lists 143
ListofFigures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
ListofTables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
AbstractinGerman 149