Fault Simulation and Code Coverage Analysis of RTL Designs Using High-Level Decision Diagrams

145 Pages·2013·2.76 MB·English

THESISONINFORMATICSANDSYSTEMENGINEERINGC86
Fault Simulation and Code Coverage
Analysis of RTL Designs Using High-Level
Decision Diagrams
ULJANA REINSALU
PRESS
TALLINNUNIVERSITYOFTECHNOLOGY
FacultyofInformationTechnology
DepartmentofComputerEngineering
DissertationwasacceptedforthedefenseofthedegreeofDoctorofPhilosophyin
ComputerandSystemsEngineeringonMay11,2013
Supervisors:Prof.PeeterEllervee
Prof.JaanRaik
Dr.AleksanderSudnitsõn
Opponents: Dr.GrazianoPravadelli,UniversityofVerona,Italy
Dr.JuhaPlosila,UniversityofTurku,Finland
Defenceofthethesis:June12,2013
Declaration:
HerebyIdeclarethatthisdoctoralthesis,myoriginalinvestigationandachievement,
submittedforthedoctoraldegreeatTallinnUniversityofTechnologyhasnotbeen
submittedforanyacademicdegree.
/UljanaReinsalu/
Copyright:UljanaReinsalu,2013
ISSN1406-4731
ISBN978-9949-23-476-9(publication)
ISBN978-9949-23-477-6(PDF)
INFORMAATIKAJASÜSTEEMITEHNIKAC86
Rikete simuleerimine ja koodikatte
analüüs register-siirde tasemel
kasutades kõrgtaseme
otsustusdiagramme
ULJANA REINSALU

To my great family

Abstract
This thesis addresses hardware testing issues as well as simulation-based
hardware verification issues applied at register-transfer and behavioral levels of
design abstraction. Particularly the main topics are Register-Transfer Level
(RTL) fault simulation and structural coverage measurement exploiting
advantages of High-Level Decision Diagrams (HLDD) design representation
model.
First, a novel method for fault simulation at RTL based on the HLDD model
is presented. The method is based on deductive fault simulation algorithm
brought to higher level of abstraction and applied to the design represented by
HLDDs. Efficient data structure was implemented into the algorithm in order to
make fast bitwise operations with fault lists and this way to accelerate the fault
simulation. Fault simulation is widely used in test stimuli generation for digital
circuits. Other tasks as fault diagnosis, test stimuli compaction, built-in-self test
optimization incorporate fault simulation as part of the process. Thus efficient
fault simulation algorithm is very important for solving these tasks.
Second, a novel method for structural code coverage analysis based on the
HLDD model is presented. Traditional code coverage metrics as statement
coverage, branch coverage and toggle coverage are mapped onto HLDD
constructs. With the help of fast HLDD-based simulation the measuring of these
coverage is efficient. The method also implies manipulations with HLDDs for
finding better HLDD model representation targeting different aspects in code
coverage analysis. Moreover, observability coverage metric is implemented into
HLDD simulation engine. This metric measures not only activation of the bugs
but also evaluates the propagation of these bugs to the observable points.
Observability coverage metric makes possible to better analyze the test stimuli
and circuit’s design.
All proposed methods rely on a HLDD-based simulation engine. Previous
research works in TUT (Tallinn University of Technology) show that HLDDs
are efficient models for digital circuits’ simulation as well as convenient for
diagnosis and debugging. The performed experiments confirm feasibility and
efficiency of the proposed methods.
7

Kokkuvõte
Käesolev töö käsitleb nii digitaalriistvara testimise kui ka simuleerimisel
põhineva verifitseerimise küsimusi register-siirde ja käitumuslikul tasemel.
Töös pakutud lähenemised rikete simuleerimiseks register-siirde tasemel ning
struktuurse katte mõõtmiseks kasutavad kõrgtaseme otsustusdiagrammide
(KTOD) eeliseid skeemide esitamisel.
Kõigepealt on esitatud uudne meetod rikete simuleerimiseks register-siirde
tasemel, mis põhineb KTOD mudelil. Meetod tugineb deduktiivsele rikete
simuleerimisalgoritmile, mis on viidud kõrgemale abstraktsioonitasemele ning
rakendatud KTOD-na esitatud digitaalriistvarale. Algoritmi on lisatud efektiivne
andmestruktuur selleks, et kiirendada bitioperatsioone rikete nimekirjadega ning
järelikult kiirendada rikete simulatsiooni tervikuna. Rikete simuleerimist
kasutatakse laialt digitaalriistvara testi stiimulite genereerimisel. Sellised
ülesanded nagu rikete diagnostika ja testi stiimulite kokkupakkimine isetestivate
arhitektuuride projekteerimine vajavad oma töös rikete simuleerimist. Seega on
efektiivne rikete simuleerimise algoritm väga tähtis nende ülesannete
lahendamisel.
Teiseks on esitatud uudne meetod struktuurseks koodikatte analüüsiks, mis
samuti põhineb KTOD mudelil. Traditsioonilised koodikatte mõõdud nagu
lausete, harude ja andmevoo kated seoti KTOD struktuuriga. KTOD-põhine
kiire simuleerimine võimaldab mõõta neid katteid efektiivselt. Samuti sisaldab
pakutud meetod KTOD mudeli teisendusi, mis on suunatud koodikatte analüüsi
erinevatele aspektidele. Lisaks on KTOD simulaatori jaoks realiseeritud
jälgitavuse katte mõõt. See mõõt mõõdab mitte ainult vigade aktiveerimist vaid
ka hindab nende levimist vaadeldavatesse punktidesse. Jälgitavuse katte mõõt
võimaldab paremini analüüsida testi stiimuleid ning digitaalriistvara disaini.
Pakutud meetodid toetuvad KTOD-l põhinevale simulaatorile. Eelnev
uurimistöö TTÜ-s on näidanud, et KTOD on efektiivne mudel simuleerimise
läbiviimiseks ning sobilik digitaalsüsteemide diagnostikat ja silumist silmas
pidades. Töös teostatud eksperimendid tõestavad pakutud lähenemiste
rakendatavust ja efektiivsust.
9